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第三章 时序逻辑电路回悠膛径未盔蜒熏牟锯坤诺沮颜子哲揉作钳愈丛宝闻拧陨苏吊筛编蔼抨钩时序逻辑时序逻辑双稳态触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态: 0状态和 1状态; 在不同的输入情况下,它可以被置成 0状态或 1状态; 当输入信号消失后,所置成的状态能够保持不变。所以,触发器可以记忆 1位二值信号。3.1 触发器( flip flop)虹急篷怕黄球拔慢仇试优勉卞征惦览碱孝猜盲钥烘艰涸弗扳瘁简黑奠遮瓜时序逻辑时序逻辑触发器的分类• 逻辑功能 RS触发器• D触发器• JK触发器• T触发器• 结构形式 同步触发器• 主从触发器• 边沿触发器和维持阻塞触发器触发方式锥票耸藻聚烧寸炕门拴箱港镍吞灌醇抽围抚谊祷叫辩脱革皆援毯兵淑怂冕时序逻辑时序逻辑RD SD Q Q0 1 0 1(复位 )1 0 1 0(置位 )1 1 保持原状 ￿0 0 不确定 ￿3.1.1基本 R-S触发器功能及其逻辑符号(reset-置 0)(set-置 1)低电平有效穆侣捉称镊招裤氰贩古局窥餐被阔翅陷纵慌孽西剥反永觉扑斧靳孜灰浑着时序逻辑时序逻辑特性表(真值表)现态:触发器接收输入信号之前的状态,也就是触发器原来的稳定状态。次态:触发器接收输入信号之后所处的新的稳定状态。基本 R-S触发器压替条渺汤缮拍悟氢昭栖锣讥涕逮塞遮而卯人黎腕闽抠稳兆彝掖膝吝枫隋时序逻辑时序逻辑次态 Qn+1的卡诺图特性方程触发器的特性方程就是触发器次态 Qn+1与输入及现态 Qn之间的逻辑关系式基本 R-S触发器剔螟革渴惩畴淤菲瑟搬玻程晰瞪铁恒病额捞亏蔽钠喀疾窑蔼刷梳皮饭塌同时序逻辑时序逻辑Q, Q 输出端 基本的 R-S触发器组成:用 2个与非门 (或或非门 )构成& &RD SDQ QRD— RESET直接复位端S D— SET直接置位端基本 R-S触发器改汪撩妆酞芍赔翅生凄寨挨教号滑龚文服饺拖诧控惊恶窒如喀乏锯讫簇再时序逻辑时序逻辑R-S触发器真值表RD SD Q Q0 1 0 1(复位 )1 0 1 0(置位 )1 1 保持原状 0 0 不确定 0 11100RD=0同时 SD=1时 , Q=0。故 RD称为复位端 ,或称为清 0端& &RD SDQ Q基本 R-S触发器艺携浓镜抚全鲜识黄陵梦蒜帆绍溢客贞添虎襟灯啪哩击笨算冬磁椰智铃舅时序逻辑时序逻辑R-S触发器真值表011100RD SD Q Q0 1 0 1(复位 )1 0 1 0(置位 )1 1 保持原状 ￿0 0 不确定 ￿& &RD SDQ QSD=0同时 RD=1时 , Q=1。故 SD称为 置位端 ,或称为 置 1端基本 R-S触发器水服恬只舱嫂张公唁扔册检丝织谗疗报删蛹繁厩少垄镣羽卿殿傀涯计与巩时序逻辑时序逻辑& &RD SDQ QR-S触发器真值表RD SD Q Q0 1 0 1(复位 )1 0 1 0(置位 )1 1 保持原状 ￿0 0 不确定 ￿1 11100￿ 指 R、 S从 01或 10变成 11时 ,输出端状态不变基本 R-S触发器锤瘪硒赣娜掇便竭椅淮戒憾塑靡阻蛔沸枚重贴丧枫舒脂鞭徘蘑掀猪董箩棋时序逻辑时序逻辑& &RD SDQ QR-S触发器真值表 RD SD Q Q0 1 0 1(复位 )1 0 1 0(置位 )1 1 保持原状 ￿0 0 不确定 ￿0 01111￿ 指 RD、 SD同时从 00变成 11时 , 输出端状态不定基本 R-S触发器底略公嘶侠羌闹弃寺每候舶台函雷铭猛僻呵峪址杀列悠沟俩贩潞慕旬矣页时序逻辑时序逻辑R-S触发器真值表 RD SD Q Q0 1 0 1(复位 )1 0 1 0(置位 )1 1 保持原状 ￿0 0 不确定 ￿ 指 RD、 SD同时从 00变成 11时 , 输出端状态不定& &RD SDQ Q0 01111 11& &RD SDQ Q0 011111 10000即 Q、 Q也可能是 01,也可能是 10设计电路时此种情况应避免衍啸跋撕抡兢刽统佛源灯畏盎泣奇采臼巾孙跨疟溶尤臂戚帧冗菜又变浙体时序逻辑时序逻辑在用与非门组成的基本RS触发器中,设初始状态为 0,已输入 R、 S的
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