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QuartusII软件使用及设计流程.ppt

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QuartusII软件使用及设计流程.ppt
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Quartus II软件及其使用Quartus II使用及设计流程 n QuartusⅡ 是 Altera公司推出的新一代开发软件,适合于大规模逻辑电路设计。n QuartusⅡ 支持多种编辑输入法,包括图形编辑输入法,VHDL、 Verilog HDL和 AHDL的文本编辑输入法,符号编辑输入法,以及内存编辑输入法。n QuartusⅡ 与 MATLAB和 DSP Builder结合可以进行基于FPGA的 DSP系统开发,是 DSP硬件系统实现的关键 EDA工具,与 SOPC Builder结合,可实现 SOPC系统开发。Quartus II设计流程一、 设计输入 u任何一项设计都是一项工程( Project),都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被 EDA软件默认为工作库( Work Library)。一般,不同的设计项目最好放在不同的文件夹中,而同一工程的所有文件都必须放在同一文件夹中。 u首先建立工作库目录,以便存储工程项目设计文件。在D盘下新建文件夹并取名 Mydesign。双击 QuartusII软件启动图标,即可启动 QuartusII软件,启动界面如图 1-2所示。 1.建立工程 Projectn 标题栏标题栏中显示当前工程的路径和工程名。n 菜单栏菜单栏主要由文件( File)、编辑( Edit)、视图(View)、工程( Project)、资源分( Assignments)、操作( Processing)、工具( Tools)、窗口( Window)和帮助( Help)等下拉菜单组成。n 工具栏工具栏中包含了常用命令的快捷图标。n 资源管理窗口资源管理窗口用于显示当前工程中所有相关的资源文件。n 工程工作区当 QuartusⅡ 实现不同的功能时,此区域将打开对应的操作窗口,显示不同的内容,进行不同的操作,如器件设置、定时约束设置、编译报告等均显示在此窗口中。n 编译状态显示窗口此窗口主要显示模块综合、布局布线过程及时间。n 信息显示窗口该窗口主要显示模块综合、布局布线过程中的信息,如编译中出现的警告、错误等,同时给出警告和错误的具体原因。使用 New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称,还可以指定要在工程中使用的设计文件、其他源文件、用户库和 EDA 工具,以及目标器件系列和具体器件等。在此要利用“New Preject Wizard”工具选项创建此设计工程,并设定此工程的一些相关的信息,如工程名、目标器件、综合器、仿真器等。 (1)打开建立新工程管理窗。 选择菜单 File→New Preject Wizard 命令,即弹出 “工程设置 ”对话框(图 1-3),以此来建立新的工程。 (2)设置工程基本信息( 2)将设计文件加入工程中。可将与工程相关的所有 VHDL 文件(如果有的话)加入进此工程,单击 “Add … ” 按钮,从工程目录中选出相关的 VHDL 文件;或单击 Add All ,将设定的工程目录中的所有 VHDL 文件加入到工程文件栏中。如果还没有建立 VHDL文件,就直接点击“Next”即可。( 3)选择目标芯片。如图 1-6,首先在 Family 栏选芯片系列,在此选FLEX10K系列,并选择此系列的具体芯片EPF10K10LC84-4。在 “Target device”选项下选择“Auto device selected by the fitter”选项,系统会自动给所设计的文件分配一个器件。如果选择 “Specific device selected in ‘Available devices’ list”选项,用户需指定目标器件。在右侧的 “Filters”窗口 “过滤 ”选择;Package表示封装; Pin cout表示引脚数,此例选择84; Speed grade表示速度等级,此例选择 4。( 4)第三方工具选择 。如图 1-7所示,用户可以选择所用到的第三方工具,比如ModleSim、Synplify等。在本例中并没有调用第三方工具,可以都不选 .( 5)确认信息对话框 。图 1-8所示。建立的工程的名称、选择的器件和选择的第三方工具等信息,如果无误的话就可以单击 “Finish”按钮,弹出如图 1-9所示的窗口,在资源管理窗口可以看到新建的工程名称half_add。当工程建立好以后,我们就可以建立设计文件。下面我们以一个半加器的 VHDL的设计,来演示在 QuartusII如何实现 VHDL语言输入 。( 1)建立文件。 在图 1-9中,单击 “File”菜单下的 “New”命令或者使用快捷键 Ctrl+N,在弹出 “New”对话框如图 1-10所示。2.VHDL语言输入法AHDL文本文件流程图和原理图文件网表文件在线系统文件Verilog HDL文本文件VHDL文本文件图 1-11 VHDL文本编辑窗口( 2)输入程序。 在图 1-11中输入半加器的 VHDL程序,如图 1-12所示。( 3)保存文件。 在图 1-12中单击保存文件按钮 ,弹出对话框如图 1-13,将输入的 VHDL语言程序保存为 half_add.vhd文件,注意后缀名是 .vhd,如图 1-13。( 4)编译工程。在图 1-11中选择菜单 Processing下的 Start Complilation,开始编译,并伴随着进度不断地变化,编译完成后的窗口如图 1-14所示。如果编译过程出现错误,要将错误改正,保存后再次编译,直到编译无错误为止。到此在 QuartusII软件中使用 VHDL语言输入完成,接下来是将保存好的 VHDL语言程序进行仿真,在软件上验证VHDL语言描述的功能是否能够达到预期目的。u设计仿真的目的就是在软件环境下,验证电路的行为和思想是否一致。u仿真分为功能仿真和时序仿真。u功能仿真是在设计输入之后,综合和布局布线之前的仿真,不考虑电路的逻辑和门电路的时间延时,着重考虑电路在理想环境下的行为和预期设计效果的一致性。u时序仿真是在综合、布局布线后,也即电路已经映射到特定的工艺环境后,考虑器件延时的情况下对布局布线的网络表文件进行的一种仿真,其中器件延时信息通过反向标注时序延时信息实现的。二、设计仿真( 1)建立矢量波形文件。File|New 选择 Other Files ,选择 Vector Waveform File 。1. 建立仿真文件( 2)添加引脚或节点 。图 1-16,左键双击“Name”下方空白处,弹出 “Insert Node or Bus”对话框,如图 1-17所示。单击对话框 “Node Finder…” 按钮后,弹出“Node Finder”对话框,如图 1-18所示。
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