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CMOS版图设计基础.pdf

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东南大学无锡分校东南大学无锡分校2012-11-7CMOS版图设计基础东南大学无锡分校2012-11-7集成电路版图与 PCB版图区别前者包括布线和器件结构后者只有布线东南大学无锡分校2012-11-7电路 集成电路版图设计掩膜版制造光刻等制造工艺封装与测试东南大学无锡分校2012-11-7硅栅 CMOS工艺版图和工艺的关系1. N阱 —— 做 N阱的封闭图形处,窗口注入形成 P管的衬底2. 有源区 —— 做晶体管的区域( G,D,S,B区),封闭图形处是氮化硅掩蔽层,该处不会长场氧化层3. 多晶硅 —— 做硅栅和多晶硅连线。封闭图形处,保留多晶硅。4. 有源区注入 —— P+,N+区。做源漏及阱或衬底连接区的注入5. 接触孔 —— 多晶硅,扩散区和金属线 1接触端子。6. 金属线 1—— 做金属连线,封闭图形处保留铝7. 通孔 —— 两层金属连线之间连接的端子8. 金 属 线 2—— 做金属连线,封闭图形处保留铝东南大学无锡分校2012-11-7版图流程 —— N well( 1)东南大学无锡分校2012-11-7版图流程 —— Active Area( 2)东南大学无锡分校2012-11-7版图流程 —— Polysilicon( 3)东南大学无锡分校2012-11-7版图流程 —— Active Area Implant( 4)东南大学无锡分校2012-11-7东南大学无锡分校2012-11-7版图流程 —— Contact( 5)东南大学无锡分校2012-11-7版图流程 —— Metal 1( 6)东南大学无锡分校2012-11-7集成电路版图设计 — 物理设计发展历史 红膜:用带有红膜的双层塑料,手工或机械制作图形,然后通过粗缩和精缩,将图形转移到铬版上。 大型计算机制作图形,然后通过图形发生器将图形转移到铬版上。 UNIX工作站:用图形设计软件如 Mentor graphics, Cadence, Compass, Daisy等在工作站上实现图形设计。将软件移植于 PC机上。东南大学无锡分校2012-11-7CMOS版图设计基础§ 1 版图设计入门§ 2 设计规则§ 3 基本工艺层版图§ 4 FET版图尺寸的确定§ 5 版图设计方法§ 6 标准单元版图§ 7 设计层次化东南大学无锡分校2012-11-7§ 1 版图设计入门 版图设计的定义版图 (Layout)是集成电路从设计走向制造的桥梁,它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。 设计目的Layout design:定义各工艺层图形的形状、尺寸以及 不同工艺层的相对位置。V D DG N DI NO U T3 u / 0 . 1 8 u1 u / 0 . 1 8 u电路图 版图东南大学无锡分校2012-11-7设计内容 布局 : 就是将组成集成电路的各部分合理地布置在芯片上。 安排各个晶体管、基本单元、复杂单元在芯片上的位置 布线 : 就是按电路图给出的连接关系,在版图上布置元器件之间、各部分之间的连接。 设计走线,实现管间、门间、单元间的互连 尺寸确定 :确定晶体管尺寸( W、 L)、互连尺寸(宽度)以及晶体管与互连之间的相对尺寸等东南大学无锡分校2012-11-7§ 1 版图设计入门 设计目标 满足电路功能、性能指标、质量要求 尽可能节省面积,以提高集成度,降低成本 尽可能缩短连线,以减少复杂度,缩短延时、改善可靠性 版图的意义 集成电路掩膜版图设计师实现集成电路制造所必不可少的设计环节,它不仅关系到集成电路的 功能 是否正确,而且也会极大程度地影响集成电路的 性能、成本与功耗 。 它需要设计者具有电路系统原理与工艺制造方面的基本知识,设计出一套符合设计规则的“正确”版图也许并不困难,但是设计出最大程度体现 高性能、低功耗、低成本、能实际可靠 工作的芯片版图缺不是一朝一夕能学会的本事。东南大学无锡分校2012-11-7§ 1 版图设计入门 EDA工具的作用版图编辑 规定各个工艺层上图形的形状、尺寸、位置( Layout Editor)规则检验 版图与电路图一致性检验( LVS, Layout VersusSchematic) 设计规则检验( DRC, Design Rule Checker) 电气规则检验( ERC, Electrical Rule Checker)布局布线 Place and route, 给出版图的整体规划和各图形间的连接东南大学无锡分校2012-11-7电路图与版图一致性检查 ( LVS,layoutversus schematic)电路图与版图一致性检查 ( LVS) 从版图中提取的电路同原电路相比较 , 其方法通常是将两者的网表进行对比 。 比较的结果 , 可以是完全一致或两者不全一致 。 设计者应对所示的错误进行必要的版图修改 。东南大学无锡分校2012-11-7设计规则检验( DRC, Design Rule Checker)设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。例如检查在版图上每条金属线的宽度和间距以保证它们不违反所规定的最小值。通过 DRC保证该设计在生产工艺的限度范围内,可被制造出来。东南大学无锡分校2012-11-7电气规则检查 ( ERC, electrical rule checker)除违反设计规则而造成的图形尺寸错误外 , 常还会发生电学错误 , 如电源 、 地 、 某些输入或输出端的连接错误 。 这就需要用 ERC检验步骤来加以防范 。为了进行 ERC的验证 , 首先应在版图中将各有关电学节点做出定义 。 如将电源 、 接地点 、 输入端 、 输出端分别给出 “ 节点名 ” 。东南大学无锡分校2012-11-7§ 1 版图设计入门CMOS生产工序中的每一层是由不同的图案来定义的,一层图案包含有一组几何图形,它们一般称为多边形。把设计过程抽象成若干易于处理的概念性版图层次,这些层次代表线路转换成硅芯片时所必需的掩模图形。东南大学无锡分校2012-11-7§ 1 版图设计入门 CMOS工艺层东南大学无锡分校2012-11-7§ 1 版图设计入门 CMOS掩模版次N阱双层金属化CMOS工艺版次东南大学无锡分校2012-11-7东南大学无锡分校2012-11-7§ 2 设计规则 ( DR, Design Rules) 因 IC制造水平及物理极限效应对版图几何尺寸提出的限制要求; 是各集成电路制造厂家根据本身的 工艺特点 和 技术水平 而制定的; 设计人员与工艺人员之间的接口与 “ 协议 ” ; 版图设计必须无条件的服从的准则。什么是设计规则东南大学无锡分校2012-11-7§ 2 设计规则 ( DR, Design Rules)什么是设计规则 用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则,这些规则称为版图设计规则。 由于器件的物理特性和工艺的限制,芯片上物理层的尺寸进而版图的设计必须遵守特定的规则。 这些规则通常规定芯片上诸如金属和多晶硅的互连或扩散区等物理现象的最小允许线宽、最小特征尺寸以及最小允许间隔。 制定设计规则的主要目的是为了在制造时能用最小的硅片面积达到较高的成品率和电路可靠性。东南大学无锡分校2012-11-7§ 2 设计规则 ( DR, Design Rules) 严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。 一般来讲,设计规则反映了性能和成品率之间可能的最好的折衷。 设计规则并不是区分错误设计和正确设计的分界线。 遵守版图设计规则通常大大增加电路成品率的可能性。 违反某些具体设计规则可使电路性能改进的可能性也越大,这种改进可能是以牺牲成品率为代价的。设计规则与性能和成品率的关系东南大学无锡分校2012-11-7§ 2 设计规则 工艺误差工艺误差显影:光衍射导致边缘模糊化刻蚀:横向刻蚀,使边缘加粗注入:横向注入导致 n+ /p+区沿水平方向有不期望的扩大东南大学无锡分校2012-11-7§ 2 设计规则 物理极限物理极限串扰:导线过细及间距过短,会使相邻导线发生电耦合电迁移:铝条过细或间距过短,电迁移最用更明显东南大学无锡分校2012-11-7厂家提供设计规则设计者只能根据厂家提供的设计规则进行版图设计 。严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。
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